Вариант 69

Содержание Задание 3 Введение 4 Контрольная работа №1 11 Контрольная работа № 2 16 Список литературы 21 Приложение А 22 Содержание

ИС обеспечивает решение следующих задач: - усиления сигнала для повышения нагрузочной способности формируемой шины (ток нагрузки канала А до 32 мА); - управления направлением обмена информацией; - перевода выходов ИС, связанных с шинами в пассивное третье состояние. Рисунок 6 – Условно графическое обозначение КР580ВА86 Назначение входов/выходов микросхемы КР580ВА86 представлено в таблицах (табл. 1 и табл. 2). Таблица 1 - КР580ВА86. Назначение выходов Обозначение сигнала Функциональное назначение В7...В0 Входной двунаправленный информационный канал А7...А0 Выходной двунаправленный информационный канал с повышенной нагрузочной способностью (ток нагрузки канала А до 32 мА) для формирования шины Т Вход управления направлением обмена. При Т=1 передача от А к В, при Т=0 передача от В к А ОЕ Вход разрешения передачи (при ОЕ=1 выводы А и В переводятся в третье состояние) Таблица 2 - КР580ВА86. Режимы работы Состояние входа Состояние ИС КР580ВА86 ОЕ Т 0 0 Передача информации от В к А 0 1 Передача информации от А к В 1 Х Выходы А и В в состояние Z Для управления буфером требуется два сигнала: Сигнал, управляющий третьим состоянием входов / выходов микросхемы должен включать буфер в случае обращения к ПЗУ для чтения или к одному из банков ОЗУ для чтения (записи). Его активный уровень – низкий. Обозначим этот сигнал /ENBUF. Этот сигнал становится активным при появлении активного одного из сигналов выбора банков. Состояние сигнала, управляющего направлением приведены в табл.2. Схема блока памяти с одним банком ПЗУ и тремя банками ОЗУ приведена в Приложении А. Таблица 3 – Спецификация элементов принципиальной схемы № Обозначение Элемент Наименование Кол-во ТУ 1 DD7, DD8 Микросхема КР558РР23 2 2 DD9 – DD14 Микросхема К132РУ8А 6 3 DD15 Микросхема КР580ВА86 1 Контрольная работа № 2 “Разработка интерфейса блока памяти МП системы” Разработка схемы дешифрации адресов ПЗУ. По заданию ПЗУ расположено в начале адресного пространства микро-ЭВМ и требуется полная дешифрация адреса. Исходя из общей схемы организации адресации устройств младшие разряды шины адреса ADR0 – ADR9 подключены непосредственно к адресным входам МС ПЗУ. А старшие разряды поступают на дешифратор адреса, определяя размещение ПЗУ в адресном пространстве. Следовательно, банк ПЗУ выбираемая сигналом SROM, должна включаться при выполнении условия: ADR10=ADR11=ADR12=ADR13=ADR14=ADR15=0, где через ADR# обозначен сигнал на соответствующей линии адреса. Тогда логическое условие обращения к ПЗУ имеет вид: SLROM = /ADR10&/ADR11&/ADR12&/ADR13&/ADR14&/ADR15 ОЗУ. В соответствии с заданием ОЗУ требуется расположить, начиная с адреса Е277. Первая ячейка первого банка памяти ОЗУ (например, объемом 1Кбайт) ОЗУ выбирается при условии ADR0=ADR1=ADR2=ADR3=ADR4=ADR5=ADR6=ADR7=ADR8=ADR9=0 При передаче адреса Е277 по магистрали состояние разрядов шины адреса будет иметь вид: 1110 0010 0111 0111. Следовательно, адрес Е277 не может быть начальным адресом ОЗУ. Ближайший адрес, при котором выполняется вышеприведенное условие, равен: 1110 0100 0000 0000 или в шестнадцатеричном коде – Е400h. Таким образом, этот следует принять как начальный адрес зоны ОЗУ, содержащей три банка памяти, каждый из которых имеет объем 1 Кбайт. При этом последняя ячейка первого банка ОЗУ получит адрес Е7FF. Банки ОЗУ должны покрывать неразрывную зону в адресном пространстве. Поэтому логические условия формирования сигналов выбора банков ОЗУ запишутся в виде: /SLRAM1 = ADR15&ADR14&ADR13&/ADR12&/ADR11&ADR10 /SLRAM2 = ADR15&ADR14&ADR13&/ADR12&ADR11&/ADR10 /SLRAM3 = ADR15&ADR14&ADR13&/ADR12&ADR11&ADR10 Вариантная проработка принципиальной схемы дешифрации адресов Приведенные выше логические схемы необходимо перевести на конкретный элементный базис. Причем для сокращения числа используемых корпусов и упрощения схемы следует разрабатывать схему дешифрации для получения всех требуемых сигналов выбора. Кроме того при построении схемы дешифрации адресов необходимо учитывать номенклатуру имеющихся микросхем. Разработка схемы дешифратора на ячейках низкой степени интеграции. В контрольной используются ТТЛШ МС серии К555 (КМ555). Эти микросхемы имеют различное число входов и число элементов в корпусе (на кристалле). Для выбора базовых ячеек рекомендуется следующий простой подход. Проанализировать логические условия формирования всех сигналов и разбить их на группы, содержащие одинаковые условия, противоположные условия и переменные условия формирования сигналов. Состояния адресной линий ADR12 одинаково при выборе банка ПЗУ и ОЗУ. Состояние линий адреса ADR13=ADR14=ADR15 меняют свое состояние на противоположное при обращении к ПЗУ и ОЗУ. Кроме того, линии ADR10 = ADR11 изменяют состояние при выборе различных банков ОЗУ. Совпадение нулей обнаруживается схемой ИЛИ, а совпадение единиц схемой И. В схеме используются микросхемы К555ЛЕ4 (3 ИЛИ-НЕ) и К555ЛА4 (3 И-НЕ). Всего 2 микросхемы К555ЛЕ4 и 2 микросхемы К555ЛА4.  Рисунок 7 Разработка схемы дешифрации адресов на микросхемах дешифраторов. Очень часто выигрыш в числе корпусов или количестве элементов можно получить использую в схеме дешифрации МС дешифраторов, или дешифраторов –демультиплексоров, например, типа ИД4, ИД7, ИД10 и т.п. Рисунок 8 DD1 – К555ИД7 (дешифратор), DD2 – К555ЛН1 (НЕ), DD3 – К555ЛА4 (3И-НЕ), DD4 - К555ЛИ6 (4И) Выбор схемы дешифрации адреса. Выбираем схему с дешифратором из-за меньшего числа связей. Формирование управляющих сигналов модуля памяти. Сигнал синхронизации при чтении ПЗУ по функции полностью соответствует сигналу синхронизации чтения магистрали управления, который вырабатывается на выходе системного контроллера КР580ВК28: /MEMR. Поэтому используем этот сигнал. Сигнал /MEMR – сигнал ШУ чтение данных из ЗУ. Сигнал разрешения буфера /ENBUF должен разрешать работу буфера при выборе ПЗУ или ОЗУ Сигнал /MEMW – сигнал управления записью данных в ОЗУ. Таблица 4 – Спецификация элементов принципиальной схемы № Обозначение Элемент Наименование Кол-во ТУ 1 DD1 Микросхема К555ИД7 1 2 DD2, DD4 Микросхема К555ЛН1 2 3 DD3 Микросхема К555ЛА4 1 4 DD5 Микросхема К555ЛИ6 1 5 DD6 Микросхема К555ЛА1 1 Список литературы 1. Аванесян Г.Р. Интегральные микросхемы ТТЛ, ТТЛШ: Справочник. – М.: Машиностроение, 1993. – 256с.: ил. 2. Калабеков Б.А. Цифровые устройства и микропроцессорные системы: Учебник для техникумов связи.- М.: Радио и связь, 1987. – 400с.: ил. 3. Лехин С.Н. Схемотехника ЭВМ. – СПб.:БХВ-Петербург, 2010.-672с.:ил. 4. Нефедов А.В. Интегральные микросхемы и их зарубежные аналоги: Справочник. Т.5. – М.: КубК-а, 1997. – 608 с.: ил. 5. Новиков Ю.В. Основы цифровой схемотехники. Базовые элементы и схемы. Методы проектирования. – М.: Мир, 2001. – 379с.: ил. Приложение А 2