«Примеры использования языка описание аппаратуры VERILOG-HDL при проектировании структуры программируемых логических интегральных схем».

Преподаватель д.т.н. Заковряшин А. И. кафедра №403 ...

Содержание.

Введение…………………………………………………………………………….……3
Теоретические основы языка Verilog……………………………………………….…..4
Практические описания схем на языке Verilog…………………………………….…..6
Использование Schematic……………………………………………………………….21
Список литературы………………………………………………………………...……22

Введение.

В процессе создания цифровых устройств на базе ПЛИС Xilinx можно выделить следующие этапы:

• Создание нового проекта (выбор семейства и типа ПЛИС, а также средств синтеза)
• Подготовка описания проектируемого устройства в схемотехнической, алгоритмической или текстовой форме.
• Поведенческое моделирование.
• Синтез устройства.
• Функциональное моделирование.
• Трассировка проекта в кристалл.
• Временное моделирование.
• Программирование ПЛИС (загрузка проекта в кристалл).

Исходная информация о проектируемом устройстве может быть представлена в виде принципиальных схем, описаний на языке HDL, диаграмм состояний и библиотек пользователя. Синтез или, более точно, логический синтез заключается в построении структуры всего устройства, реализуемого на ПЛИС (СБИС) в заданном базисе. Базисом в данном случае является стандартный набор простых блоков типа вентилей И-НЕ, триггеров, буферов ввода-вывода и т.п. В процессе синтеза на основании исходных модулей проекта формируется список цепей, который далее используется в качестве исходных данных средствами трассировки.
Поведенческое (Behavioral) и функциональное (Functional) моделирование устройства производятся без учета реальных значений задержек прохождения сигналов и позволяют проконтролировать соответствие выходных сигналов алгоритму работы проектируемого устройства, а также правильность выполнения процесса синтеза.
Реализация (Implementation) включает в себя задачи размещения и трассировки. На этапе размещения проекта в кристалл производится распределение выполняемых функций по конфигурируемым логическим блокам (CLB - Configurable Logic Block), макроячейкам (Macrocell), а также другим аппаратным модулям ПЛИС, в зависимости от используемого семейства ПЛИС. На этапе трассировки — формирование необходимых связей в кристалле. В процессе трассировки проекта в кристалл также определяются реальные значения задержек распространения сигналов, которые необходимы для полного (временного Timing или Post-Route Simulation) моделирования устройства. Основным результатом этапа трассировки является формирование файла, в котором содержится информация о конфигурации ПЛИС, реализующей проектируемое устройство.
Завершением процесса разработки цифрового устройства является загрузка конфигурационных данных в кристалл с помощью соответствующих программ и загрузочного кабеля (Device Programming).
Следует обратить внимание на то, что этапы функционального и временного моделирования не являются обязательными. Пренебрегать этими этапами, однако, не рекомендуется, так как высокоэффективные средства моделирования пакетов САПР Xilinx позволяют обнаружить большинство возможных ошибок и тем самым значительно сократить общее время разработки устройства. При обнаружении ошибок на любом из этапов (например, логических ошибок на этапе функционального моделирования или при получении неудовлетворительных результатов временного моделирования) следует вернуться на стадию разработки исходных описаний проекта, внести необходимые изменения и повторить последующие этапы.
В данном курсовом проекте будет рассмотрены примеры описания устройств на языке Verilog в среде Xilinx ISE.