Рекомендуемая категория для самостоятельной подготовки:
Курсовая работа*
| Код |
592251 |
| Дата создания |
2019 |
| Страниц |
37
|
Мы сможем обработать ваш заказ (!) 4 декабря в 12:00 [мск] Файлы будут доступны для скачивания только после обработки заказа.
|
Содержание
ВВЕДЕНИЕ 3
1 Общая часть 4
1.1 Принцип двоичного умножения 4
1.2 Схема умножителя 5
1.3 Матричные множители 6
1.4 Реализация двоичного умножения 9
2 Специальная часть 12
2.1 Проектирование блока поразрядного суммирования 12
2.2 Проектирование блока умножения четырехразрядного числа 14
2.3 Проектирование блока умножения пятиразрядного числа 16
2.4 Проектирование одноразрядного блока умножения для первого разряда сомножителя четного числа 18
2.5 Проектирование одноразрядного блока умножения для последующего разряда сомножителя четного числа 20
2.6 Проектирование одноразрядного блока умножения для первого разряда сомножителя нечетного числа 21
2.7 Проектирование одноразрядного блока умножения для последующего разряда сомножителя нечетного числа 23
2.8 Проектирование блока умножения четырехразрядного числа на основе стандартных элементов 24
2.9 Проектирование блока умножения пятиразрядного числа на основе стандартных элементов 26
3 Проектирование блока умножения с нечетной разрядностью на VHDL 28
3.1 Проектирование блока умножения с произвольной разрядностью на VHDL 31
ЗАКЛЮЧЕНИЕ 36
СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ 37
Введение
Целью разработки является блок умножения многоразрядных чисел. Данное устройство представляет собой составную часть арифметико-логического блока микропроцессорных систем (МПЦ) и реализуется на основе различных конструкторских решений. Например, в архитектуре процессорах Intel для реализации функции умножения, первоначально проектировался отдельный сопроцессор.
Поскольку функциональное умножение двоичных чисел представляет собой последовательность процедур сложения операндов, в качестве которых выступает один из сомножителей, над которым производится сдвиг его разрядов влево, без потери количества разрядов, то до проектирования блока умножения многоразрядных чисел необходимо разработать два основных структурных элемента проектируемого устройства:
- многоразрядный сумматор, разрядность которого равна наибольшей разрядности сомножителей.
- устройство, обеспечивающее поразрядное умножение сомножителей.
Проектируемое устройство должно предусматривать возможность изменения разрядности сомножителей, для его разработки необходимо:
- проанализировать принципы реализации двоичного умножения в матрично-суммирующих блоках
- разработать и построить схемы устройства для четного и нечетного порядка разрядности сомножителей
- спроектировать стандартные блоки цифрового устройства, на основе которых возможно производить наращивание разрядности сомножителей.
Для проектирования блока умножения многоразрядных чисел использована САПР Quartus II, в которой реализованы два основных метода проектирования: описания устройства путем создания его принципиальной схемы и описание на языке VHDL.
Фрагмент работы для ознакомления
- Данная работа выполнялась лично мной. Было потрачено большое количество сил и времени.
- Для проектирования блока умножения многоразрядных чисел использована САПР Quartus II, в которой реализованы два основных метода проектирования: описания устройства путем создания его принципиальной схемы и описание на языке VHDL.
- Большое количество различных схем.
- Так же присутствуют программные коды.
- Работа защищена на отлично.
Список литературы
1. Поляков А.К. Языки VHDL и VERILOG в проектировании цифровой аппаратуры / А.К. Поляков. – М.: СОЛОН – Пресс, 2003. – 320 с.
2. Амосов В. В. Схемотехника и средства проектирования цифровых устройств / В. В. Амосов. – СПб.: БХВ-Петербург, 2007. – 560 с.
3. Бибило П.Н. Синтез логических схем с использованием языка VHDL / П.Н. Бибило – М.: СОЛОН-Р, 2009. – 384 с.
4. Новиков Ю. В. Введение в цифровую схемотехнику / Ю. В. Новиков. – М.: Национальный открытый университет «ИНТУИТ», 2016. – 393 с.
5. Микушин А. В. Цифровые устройства и микропроцессоры / А. В. Микушин, А. М. Сажнев, В. И. Сединин. – СПб.: БХВ-Петербург, 2010. – 832 с.
6. Микросхема 7483 [электронный ресурс]. – Режим доступа: –https://www.microshemca.ru/7483/. – Заглавие с экрана. – (Дата обращения 19.05.2019).
7. Четырех разрядный сумматор [электронный ресурс]. – Режим доступа: –https://studfiles.net/preview/936886/page:3/. – Заглавие с экрана. – (Дата обращения 21.05.2019).
Пожалуйста, внимательно изучайте содержание и фрагменты работы. Деньги за приобретённые готовые работы по причине несоответствия данной работы вашим требованиям или её уникальности не возвращаются.
* Категория работы носит оценочный характер в соответствии с качественными и количественными параметрами предоставляемого материала. Данный материал ни целиком, ни любая из его частей не является готовым научным трудом, выпускной квалификационной работой, научным докладом или иной работой, предусмотренной государственной системой научной аттестации или необходимой для прохождения промежуточной или итоговой аттестации. Данный материал представляет собой субъективный результат обработки, структурирования и форматирования собранной его автором информации и предназначен, прежде всего, для использования в качестве источника для самостоятельной подготовки работы указанной тематики.
bmt: 0.00488