Структурная схема запоминающего устройства.

Оглавление
ВВЕДЕНИЕ
УСТРОЙСТВО ЗУ
ПРИНЦИПЫ ПОСТРОЕНИЯ ЗУ
ПРИНЦИП ЗАПИСИ/ЧТЕНИЯ ИНФОРМАЦИИ ЗУ
ПОСТРОЕНИЕ ПРОСТРАНСТВА ПАМЯТИ ЗАДАННОГО ОБЪЕМА ЗУ
СПИСОК ИСПОЛЬЗОВАННОЙ ЛИТЕРАТУРЫ

Структурная схема запоминающего устройства.

Длительность сигнала обозначают tw(B), а интервал между сигналами tREC(B), где B – обозначение сигнала. Для сигнала CS эти записи имеют вид: tw(CS), tREC(CS).
Время установления одного сигнала относительно другого tSU(B-C) определяется как интервал времени между началами двух сигналов на разных входах микросхемы, где В – обозначение сигнала, состояние которого изменяется первым, а С – обозначение сигнала, состояние которого изменяется в конце временного интервала.
Время установления сигнала выборки микросхемы относительно сигналов адреса запишется в виде tSU(A-CS). Время сохранения одного сигнала после другого tV(B-C) определяется как интервал времени между окончаниями двух сигналов на разных входах микросхемы, например tV(CS-A) – время сохранения сигналов адреса после снятия сигнала выборки микросхемы. Важными динамическими параметрами микросхем памяти являются время выборки адреса tA(A) и время выборки tA(CS) (часто обозначается tCS) сигнала CS.
ПРИНЦИПЫ ПОСТРОЕНИЯ ЗУ
Рисунок 4 - Микросхема статической памяти4
Шина адреса (ША) подключается к микросхеме памяти по N адресным входам: A0 – AN –1.
Шина данных подключается по входам/выходам D, количество которых зависит от того, сколько матриц размещено в кристалле.
CS – вход выборки кристалла, управляет подключением буфера данных к шине.
W/R – вход запись/чтения, определяет подключение входного или выходного буфера данных к шине данных.
Рассмотрим принцип выбора ячейки памяти по адресу.
Входы адресной шины подключаются к дешифраторам (DC) строки и столбца матрицы. Предположим, что к микросхеме подключается четыре адресных линии (А0 – А3), причем линии А0, А1 подаются на DC строки, а линии А2, А3 – на DC столбца.
 
Рисунок 5 - Выбор ячейки по адресу: а – триггера; б – элемента матрицы
Предположим, что на адресных входах указан адрес 9, т.е. 1001.
Таким образом, DC строки по А0 = 1, А1 = 0 установит 1 на выходе 1, а DC столбца по А2 = 0, А3 = 1 установит 1 на выходе 2.
Во всех узлах матрицы расположены триггеры. Вход синхронизации триггера и его выход на общую для данной матрицы линию данных подключаются, как показано на рисунок 5а.
Очевидно, что функционировать будет только тот триггер, у которого на входы элемента И от DC строки и DC столбца попадут 1.
В нашем случае будет выбран элемент матрицы, обведенный в кружок (рисунок 5, б).
Принцип записи/чтения информации ЗУ
Инициализируем элемент матрицы, подав адрес на адресные входы. Теперь покажем, как будет происходить процесс записи/чтения данных. Заметим, что каждая матрица имеет один общий провод данных, т.е. каждый разряд данных записан в своей матрице. Адресация таких матриц производится параллельно.
Рассмотрим обращение к одному разряду данных. Только при подаче на вход CS уровня 0 (рисунок 6) на выходе управляющих схем буферов чтения и записи может появиться 1. Причем на выходе управления буфером записи 1 появится при 0 на входе W/R, а на выходе управления буфером чтения – при 1 на W/R.
Рисунок 6 - Функции входов CS и W/R
Построение пространства памяти заданного объема ЗУ
Из микросхем SRAM небольшой емкости можно составить память любого заданного объема. Предположим, что в нашем распоряжении есть микросхемы SRAM емкостью 256x4. Необходимо составить память устройства емкостью 1 Кбайт или 1К x 8. Схема 256 x 4 имеет 4 матрицы по 256 ячеек (256 = 28), т.е. схема имеет 8 адресных входов.
Рисунок 7 - Микросхема памяти 256x4
Для того чтобы обеспечить чтение/запись байта информации, надо добавить еще 4 матрицы внешним соединением (т.е. объединить 2 микросхемы).