Микропроцессорные системы управления

Содержание
Задание 3
Введение 4
Контрольная работа 1 11
Контрольная работа 2 17
Список литературы 22
Приложение А 23

Рисунок 9 – Структурная схема и временные диаграммы КР580ВА86
Шина А (линии А7-0) принимает данные от МП или передает их ему, а шина В (линии В7-0) связана с магистралью, на которую передает или с которой принимает информацию. Сигнал ОЕ переводит выходы усилителей в третье состояние (при его высоком уровне), либо разрешает их работу (при низком уровне). При разрешении работы направление передачи зависит от сигнала Т (Transmit).
Так как шина А связана с МП, а шина В - с магистралью, для них предусмотрена разная нагрузочная способность: выходы В обеспечивают токи 32 мА и -5 мА (при высоком и низком уровнях выходного напряжения соответственно), выходы А обеспечивают токи 16 мА и - 1 мА. Уровни выходного напряжения >2,4 В и <0,5 В, требуемые уровни входного напряжения >2,0 В и <0,8 В.
На временных диаграммах показаны задержки выходных сигналов относительно изменений управляющих при их распространении через открытые ШФ. Первая задержка t1 составляет 22 - 30 нс, задержка t2 перехода выходов в состояние “отключено“ не превышает 18 нс, задержка t3 переходов от состояния “отключено“ к активным состояниям не более 30 нс. Времена выдержки t4 и предустановки t5 сигнала относительно моментов изменения сигнала ОЕ составляют соответственно не менее t2 и не более 30нс.
Рисунок 10 – Условно графическое обозначение КР580ВА86
Назначение входов/выходов микросхемы КР580ВА86 представлено в таблицах (табл. 1 и табл. 2).
Таблица 1 - КР580ВА86. Назначение выходов
Обозначение сигнала Функциональное назначение В7...В0 Входной двунаправленный информационный канал А7...А0 Выходной двунаправленный информационный канал с повышенной нагрузочной способностью (ток нагрузки канала А до 32 мА) для формирования шины Т Вход управления направлением обмена. При Т=1 передача от А к В, при Т=0 передача от В к А ОЕ Вход разрешения передачи (при ОЕ=1 выводы А и В переводятся в третье состояние)
Таблица 2 - КР580ВА86. Режимы работы
Состояние входа Состояние ИС КР580ВА86 ОЕ Т 0 0 Передача информации от В к А 0 1 Передача информации от А к В 1 Х Выходы А и В в состояние Z
Для управления буфером требуется два сигнала:
Сигнал, управляющий третьим состоянием входов / выходов микросхемы должен включать буфер в случае обращения к ПЗУ для чтения или к одному из банков ОЗУ для чтения (записи). Его активный уровень – низкий. Обозначим этот сигнал /ENBUF. Этот сигнал становится активным при появлении активного одного из сигналов выбора банков. Состояние сигнала, управляющего направлением приведены в табл.2.
Микросхема К555ЛЛ1
Рисунок 11 – Условно графическое обозначение К555ЛЛ1
Микросхемы представляют собой четыре логических элемента 2ИЛИ.
Назначение выводов: 1- вход Х1; 2 – вход Х2; 3 – выход Y1; 4- вход Х3; 5 – вход Х4; 6 – выход Y2; 7 – общий; 8 – выход Y3; 9- вход Х5; 10 – вход Х6; 11 – выход Y4; 12- вход Х7; 13 – вход Х8; 14 – напряжение питания.
Рисунок 12 – Таблица истинности К555ЛЛ1
Схема блока памяти с одним банком ПЗУ и тремя банками ОЗУ приведена в Приложении А.
Таблица 3 – Спецификация элементов принципиальной схемы
№ Обозначение Элемент Наименование Кол-во ТУ 1 DD4 Микросхема К555ЛЛ1 1 2 DD5, DD6 Микросхема КР565РТ15 2 3 DD7 – DD12 Микросхема К132РУ8А 6 4 DD13 Микросхема КР580ВА86 1
Контрольная работа № 2
“Разработка интерфейса блока памяти МП системы”
Разработка схемы дешифрации адресов ПЗУ.
По заданию ПЗУ расположено в начале адресного пространства микро-ЭВМ и требуется полная дешифрация адреса. Исходя из общей схемы организации адресации устройств младшие разряды шины адреса ADR0 – ADR9 подключены непосредственно к адресным входам МС ПЗУ. А старшие разряды поступают на дешифратор адреса, определяя размещение ПЗУ в адресном пространстве. Следовательно, банк ПЗУ выбираемая сигналом SLROM, должна включаться при выполнении условия: ADR10=ADR11=ADR12=ADR13=ADR14=ADR15=0, где через ADR# обозначен сигнал на соответствующей линии адреса.
Тогда логическое условие обращения к ПЗУ имеет вид:
SLROM = /ADR10&/ADR11&/ADR12&/ADR13&/ADR14&/ADR15
ОЗУ. В соответствии с заданием ОЗУ требуется расположить, начиная с адреса 6147. Первая ячейка первого банка памяти ОЗУ (например, объемом 1Кбайт) ОЗУ выбирается при условии
ADR0=ADR1=ADR2=ADR3=ADR4=ADR5=ADR6=ADR7=ADR8=ADR9=0
При передаче адреса 6147 по магистрали состояние разрядов шины адреса будет иметь вид: 0110 0001 0100 0111.
Следовательно, адрес 6147 не может быть начальным адресом ОЗУ. Ближайший адрес, при котором выполняется вышеприведенное условие, равен: 0110 0100 0000 0000 или в шестнадцатеричном коде – 6400h. Таким образом, этот следует принять как начальный адрес зоны ОЗУ, содержащей три банка памяти, каждый из которых имеет объем 1 Кбайт. При этом последняя ячейка первого банка ОЗУ получит адрес 67FF. Банки ОЗУ должны покрывать неразрывную зону в адресном пространстве. Поэтому логические условия формирования сигналов выбора банков ОЗУ запишутся в виде:
/SLRAM1 = /ADR15&ADR14&ADR13&/ADR12&/ADR11&ADR10
/SLRAM2 = /ADR15&ADR14&ADR13&/ADR12&ADR11&/ADR10
/SLRAM3 = /ADR15&ADR14&ADR13&/ADR12&ADR11&ADR10
Вариантная проработка принципиальной схемы дешифрации адресов
Приведенные выше логические схемы необходимо перевести на конкретный элементный базис. Причем для сокращения числа используемых корпусов и упрощения схемы следует разрабатывать схему дешифрации для получения всех требуемых сигналов выбора. Кроме того при построении схемы дешифрации адресов необходимо учитывать номенклатуру имеющихся микросхем.
Разработка схемы дешифратора на ячейках низкой степени интеграции.
В контрольной используются ТТЛШ МС серии К555 (КМ555). Эти микросхемы имеют различное число входов и число элементов в корпусе (на кристалле). Для выбора базовых ячеек рекомендуется следующий простой подход.
Проанализировать логические условия формирования всех сигналов и разбить их на группы, содержащие одинаковые условия, противоположные условия и переменные условия формирования сигналов. Состояния адресных линий ADR12=ADR15 одинаково при выборе банка ПЗУ и ОЗУ. Состояние линий адреса ADR10=ADR11=ADR13=ADR14 меняют свое состояние на противоположное при обращении к ПЗУ и ОЗУ.
Совпадение нулей обнаруживается схемой ИЛИ, а совпадение единиц схемой И.
В схеме используются микросхемы К555ЛЕ1 (2 ИЛИ-НЕ), К555ЛА3 (2 И-НЕ) и К555ЛА4 (3 И-НЕ). Всего 2 микросхемы К555ЛЕ1 и по одной микросхеме К555ЛА3, К555ЛА4.

Рисунок 13
Разработка схемы дешифрации адресов на микросхемах дешифраторов.
Очень часто выигрыш в числе корпусов или количестве элементов можно получить использую в схеме дешифрации МС дешифраторов, или дешифраторов –демультиплексоров, например, типа ИД4, ИД7, ИД10 и т.п.
Рисунок 14
DD1 – К555ИД7 (дешифратор), DD2 – К555ЛН1 (НЕ), DD3 – К555ЛЛ1 (ИЛИ)
Выбор схемы дешифрации адреса.
Выбираем схему с дешифратором из-за меньшего числа микросхем.
Формирование управляющих сигналов модуля памяти.
Сигнал синхронизации при чтении ПЗУ по функции полностью соответствует сигналу синхронизации чтения магистрали управления, который вырабатывается на выходе системного контроллера КР580ВК28: /MEMR. Поэтому используем этот сигнал.
Сигнал /MEMR – сигнал ШУ чтение данных из ЗУ.
Сигнал разрешения буфера /ENBUF должен разрешать работу буфера при выборе ПЗУ или ОЗУ
Сигнал /MEMW – сигнал управления записью данных в ОЗУ.
Окончательная схема интерфейса блока памяти с шинами микроЭВМ изображена на рис. 15.
Рисунок 15
Микросхема К555ИД7
Рисунок 16 - Условно графическое обозначение К555ИД7
Назначение выводов – 1 - вход А0; 2 – вход А1; 3 – вход А2; 4 – вход разрешения ; 5 – вход разрешения ; 6 – вход разрешения ; 7, 9 -15 - выходы; 8 – общий; 16 – напряжение питания.
Микросхема представляет собой двоичный дешифратор на восемь направлений. Если микросхема используется как демультиплексор, дешифратор может принимать по входам (), а также инверсный (, ) адресные коды. Состояние при дешифрации кода А0, А1, А2 и демультиплескировании по адресу А0, А1, А2 представлены на рис. 17
Рисунок 17 – Таблица истинности К555ИД7
Микросхема К555ЛН1
Рисунок 18 - Условно графическое обозначение К555ЛН1
Микросхемы представляют собой шесть логических элементов НЕ.
Назначение выводов – 1, 3, 5, 9, 11, 13 – вход; 2, 4, 6, 8, 10, 12 - выход; 7 – общий; 14 – напряжение питания.
Таблица 4 – Спецификация элементов принципиальной схемы
№ Обозначение Элемент Наименование Кол-во ТУ 1 DD1 Микросхема К555ИД7 1 2 DD2 Микросхема К555ЛН1 1 3 DD3 Микросхема К555ЛЛ1 1
Список литературы
1. Аванесян Г.Р. Интегральные микросхемы ТТЛ, ТТЛШ: Справочник. – М.: Машиностроение, 1993. – 256с.: ил.
2. Калабеков Б.А. Цифровые устройства и микропроцессорные системы: Учебник для техникумов связи.- М.: Радио и связь, 1987. – 400с.: ил.
3. Лехин С.Н. Схемотехника ЭВМ. – СПб.:БХВ-Петербург, 2010.-672с.:ил.
4. Нефедов А.В. Интегральные микросхемы и их зарубежные аналоги: Справочник. Т.5. – М.: КубК-а, 1997. – 608 с.: ил.
5. Новиков Ю.В. Основы цифровой схемотехники. Базовые элементы и схемы. Методы проектирования. – М.: Мир, 2001. – 379с.: ил.
Приложение А
26