Процессор ЭВМ с архитектурой IA-32

Содержание
Введение 4
1 Задание на КП 5
1.1 Общие аспекты проектирования процессора 5
1.2 Исходные данные для проектирования 6
2 Архитектура процессора 7
2.1 Форматы команд 7
2.2 Форматы данных 14
2.3 Расчет и выбор разрядности основных узлов процессора 16
2.4 Регистровая модель 17
2.4.1 Структура ССП 17
2.4.2 Регистр статуса (Status Register) 20
2.4.3 Контрольный регистр (Control Register). 20
2.4.4 Регистр содержимого стека FPU (TAG Register). 21
2.4.5 Регистры БОД 21
2.5 Виды адресации 23
3 Структурная организация процессора 26
3.1 Общая структура процессора 26
3.2 Выбор и обоснование элементной базы проектируемого процессора. 26
3.3 Блоки обработки данных 27
3.3.1 Блок с фиксированной точки 27
3.3.1 Блок с плавающей точкой 32
3.4 Управляющий автомат (УА). 33
3.4.1 УА с жесткой логикой. 33
3.4.2 УА с микропрограммным управлением 35
3.5 Регистровая память 38
3.6 Оперативная память 40
3.7 Блок интерфейса. 41
4 Содержательные схемы алгоритмов работы процессора 42
4.1 Общий алгоритм цикла работы процессора 42
4.2 Выборка команд 44
4.3 Формирование исполнительного адреса и выборка операндов 49
4.4 Обработка прерываний 55
4.5 Выполнение четырех операций из индивидуального задания 56
5 Микропрограммное управление 65
5.1 Формат микрокоманды 65
5.1.1 Зона БФТ. 66
5.1.2 Зона БПТ. 69
5.1.3 Зона БМУ. 70
5.1.4 Зона БИНТ. 71
5.1.5 Зона ОП 74
5.1.6 Зона CONST 74
5.2 Микропрограмма операции обработки чисел в формате с плавающей точкой 75
Заключение 81
Литература 82
 

На этапе выполнения команды также может возникнуть прерывание. После этого цикл работы процессора повторяется, пока не возникнет нулевой сигнал ПУСК.Данный алгоритм работы представлен на рисунке 4.1.Рисунок 4.1 – Основной общий цикл работы процессора.4.2 Выборка командПеред началом выборки команды анализируется триггер перехода (ТП). Это позволяет определить, нужно ли обращаться к оперативной памяти или можно досчитать недостающую часть команды из регистра буфера (РгБ). При естественном порядке следования команд выход ТП принимает значение 0,в противном же случае он равен 1 (например, при обработке прерываний происходит переход) и необходимо обращениек ОП для считывания следующей команды. Соответствующий начальный байт считывания из слова ОПвыбираетсяв зависимости от последних байтов СчАК. В случае,если команда начинается с 5, 6 или 7 (нумерация с 0) байта, может возникнуть ситуация, что нужно будет досчитать команду с нового слова оперативной памяти, тогда в работу вступают алгоритмы 1, 2 и 3, где производится анализ по уже считанным байтам, что это за команда, какова её длина и определяется, нужно ли переходить на новое слово из ОП. В зависимости от того, сколько байтов занимает команда (блок условия определения количества байтов в команде), СчАК увеличивается на соответствующее значение.Буфер позволяет значительно сократить количество обращений к ОП, так как в нём хранится конечная часть слова ОП, где находятся недостающие байты следующей команды.Алгоритмы 1, 2 и 3 необходимы при ситуации, когда в регистр команд РГК загружено 3, 4 и 5 байтов команды соответственно и может оказаться, что нужно досчитать ещё 1, 2 или 3 байта. Рисунки 4.2-4.5 показывают алгоритмы, реализующие описанные действия.Рисунок 4.2 - Выборка команды (первая ступень).Рисунок 4.3 - Выборка команды (досчитать 1 и 2).Рисунок 4.4 - Выборка команды (досчитать 3).Рисунок 4.5 –Алгоритм определения количества считываемых байтов.Порядок действий для каждой команды отличается, поэтому после декодирования происходит разветвление алгоритма. Необходимо заметить, что отличия не только в самой обработке данных, но и в алгоритмах их формирования, извлечения и записи результатов.Рисунок 4.6 - Декодирование и определение последовательности действий для четырёх команд задания.4.3 Формирование исполнительного адреса и выборка операндовПри формировании ИА анализируется поле r/m, где указывается со значением какого из регистров будет складываться смещение, а также режим работы процессора (CR0(0)). В зависимости от этого значения, режим может оказаться реальным или защищённым, и соответственно алгоритм формирования ИА будет отличаться. При недопустимых значения поля r/m или выхода ИА за пределы ОП, вырабатываются сигналы прерываний и вызывается обработчик прерываний. ИА формируется в специальном регистре адреса данных РгАД. Затем из него извлекаются необходимые биты для обращения к соответствующему слову ОП. Алгоритмы к описанию представлены на рисунках 4.7-4.13.Рисунок 4.7 –Алгоритм формирования исполнительного адреса.Рисунок4.8 - Выборка операндов (алгоритм ВО1)Рисунок4.9 - Выборка операндов (алгоритм ВО3).Рисунок4.10 - Выборка операндов (алгоритм ВО4)Рисунок4.11 - Выборка непосредственного операнда из РгК.Рисунок4.12 - Выборка операнда из регистров общего назначения(2 байта).Рисунок4.13 - Выборка операнда из регистра общего назначения(4байта).4.4 Обработка прерыванийПри обработке прерываний сначала происходит сохранение сегментных регистров, затем РОНов и наконец регистра ССП, СчАК и регистра флагов EFLAGS в стек. Алгоритм представлен на рисунке 4.14.Рис. 4.14 –Алгоритм реализации обработки прерываний.4.5 Выполнение четырех операций из индивидуального заданияВыполнение команд с фиксированной точкой не представляет сложности, поскольку операции в них реализуются в микропроцессорной секции (вычитание и логическое ИЛИ). Соответственно, алгоритмы также несложны в описании. Команда обмена данными между регистром и памятью реализуется в небольшом алгоритме. При написании алгоритмов учтено, что процессор может работать в различных режимах, путёмпроектирования регистра ССП.Формирование флагов результата происходит на аппаратном уровне. Это не требует записи на уровне микропрограммирования и не отражается на алгоритмах выполнения операций.Составление алгоритма для чисел с плавающей точкой более сложная задача для проектирования. Мантисса и знаки обрабатываются в БПТ (РСМм, Р1м, РСМз, Р1з), порядок числа обрабатывается в БФТ (для упрощения понимания алгоритма сформируем соответствие обозначений Р1р, РСМр – это порядки в БФТ, Рр1 это РгП, РСМр - это РгЛОП- операнд из памяти). Изначально в РСМр целое число со знаком.Первым шагом является приведение целого числа к формату числа с плавающей точкой: определение знака числа (находится ли знак в дополнительном коде и нужно ли его преобразовывать в прямой код, так как мантисса хранится в прямом коде), нахождение мантиссы порядка (сдвиг числа влево с подсчётом количества совершённых сдвигов).Затем реализуется сам алгоритм деления с учётом возможных особых случаев (переполнение, антипереполнение порядка, потеря точности, деление на 0).Кратко алгоритм можно описать так:1. Производится выравнивание порядков чисел. Порядок меньшего (по модулю) числа принимается равным порядку большего числа, а мантисса меньшего числа сдвигается вправо на число разрядов, равное разности порядков чисел.2. Производится деление мантисс, в результате чего получается мантисса частного.3. Порядок результата принимается равным порядку большего числа.4. Полученноечастное нормализуется.При сравнении порядков имеют место пять случаев: 1) px-py>m (m— число разрядов мантиссы). В качестве результата суммирования сразу же может быть взято первое слагаемое, так как при выравнивании порядков все разряды мантиссы второго слагаемого принимают нулевое значение;2) px-py>m. В качестве результата суммирования может быть взято второе слагаемое;3) .px-py=0. Можно приступить к суммированию мантисс;4) px-px=k1 (k1<m) Мантисса второго слагаемого сдвигается на k1 разрядов вправо, затем производится суммирование мантисс;5) py-px=k2 (k2<m) Перед выполнением суммирования мантисс производится cдвиг на k2 разрядов вправо мантиссы первого слагаемого.За порядок результата при выполнении деления принимается больший из порядков операндов. Описание действий представлено на рисунках 4.15-4.23.Рисунок4.15 - Выполнение команды КОМ1.Рисунок4.16 - Запись результата КОМ1.Рисунок 4.17 - Выполнение команды КОМ2.Рисунок4.18 - Выполнение команды КОМ3.Рисунок 4.19 - Запись результата КОМ3Рис. 4.20 -Довыборка операндов (ВО4).Рисунок4.21 - Выполнение команды КОМ4 (начало).Рисунок4.22 - Выполнение команды КОМ4 (окончание).Рисунок4.23 - Запись результата КОМ4.5 Микропрограммное управление5.1 Формат микрокомандыТаблица 5.1 –Формат микрокоманды.ЗонаПолеКоличество разрядовЗначение по умолчаниюБФТMUXAMUXBИСТУВПАЛУСДВРЕЗАВ22324334400006C000БПТИСТУВПАЛУСДВРЕЗАВ3243344006C000БМУУСАФУИАПУСЛRLDБУВБ411123111E1000101БИНТБФТMUXDAФТMUXDBФТDMXDYФТDMXDBФТ23210000БПТMUXDAПТDMXDYПТMUXDBПТ121000ОПMUXЗПDMXОПMUXБЧMUXСА3111111100000000РгСчАКРгАДРгБРгКОПR/WРАОПРгЧтОПРгЗпОПCS1111100000CONST6405.1.1 Зона БФТ.Зона состоит из семи полей.Для адресных входов, в зависимости от того, откуда адреса Aи B, разрешены не все возможные адреса. Таким образом, на вход А и Bстаршим битом всегда должен подаваться 0, если разрешён адресный вход из РгК. Так как в БФТ у меня находится только 2 рабочих регистра - 15 и 16 (оставшиеся отведены под сегментные регистры), то при адресации из РгМК на старшие адресные входы должны подаваться три единицы. Распределение адресов и соответствующих им регистров приведено в разделе 2(2.4.5 Регистры БОД).Поля MUXA и MUXB управляют выбором адреса РЗУ, возможными значениями которого являются адрес регистра из БМУ, регистр из РгК (поле reg или поле r/m).“+” указывает на значение полей по умолчанию.Таблица 5.2 – Поле MUXA..MUXAИсточник00011011Адрес из БМУРгК(10:12)РгК(13:15)-Таблица 5.3 - Поле MUXB.MUXBИсточник00011011Адрес из БМУРгК(10:12)РгК(13:15)-ИСТ01234567EA OEB I0000001010011100101110111Операнд RРгAРгAРгAРгADADADADAОперанд SРгBРгQDBРгQРгBРгQDBРгQТаблица 5.4 - Поле ИСТ.Таблица 5.5 - Поле УВП.УВПЗначение переноса0001011101CCТаблица 5.6 - Поле АЛУ.АЛУОперация АЛУ0000Специальныефункции при IO=000001111 при IO=10001S-R-1+CO0010R-S-1+CO0011R+S+CO0100S+CO0101S+CO0110R+CO0111R+CO100000001001Ri^Si1010RiSi1011RiSi1100Ri^Si1101RiVSi1110Ri^Si1111RiVSiТаблица 5.7 - Поле СДВ.СДВОперация АЛУ0000АС ALU вправо0001ЛС ALU вправо0010АС ALU, ЛС RGQвправо0011ЛС ALU, ЛС РгQ вправо0100безсдвига0101ЛС РгQ вправо0110РгQ:=ALU0111РгQ:=ALU1000AC ALU влево1001ЛС ALU влево1010AС ALU, ЛС РгQ влево1011ЛС ALU, ЛС РГQ влево1100безсдвига1101ЛС РгQ влево1110расширение знака1111без сдвигаТаблица 5.8 - Поле РЕЗ.РЕЗOEY WE IENПередача информации012345670 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Y, РЗУ = СДВ; РгQ =АЛУY, РЗУ = СДВY = СДВ; РгQ = АЛУY = СДВРЗУ = Y; РгQ = АЛУРЗУ = YРгQ = АЛУНет записи5.1.2 Зона БПТ.Большинство полей в БПТ повторяют поля БФТ:ИСТ, УВП, АЛУ, СДВ, РЕЗ, А и В. Только для БПТ адрес считывается только из РгМК, в отличие от БФТ и в БПТ располагаются только рабочие регистры.На адресные входы AиB может подаваться любая четырёх битная комбинация, так как все регистры в БПТ рабочие, а стек вынесен за пределы БПТ.Таблица 5.9–Значения полейА/В.ЗначениеРегистр0000Р1з0001Р1м0010РСМз0011РСМм0100СчТ0101РПТ10110РПТ20111РПТ31000РПТ410001РПТ51010РПТ61011РПТ71100РПТ81101РПТ91110РПТ101111РПТ115.1.3 Зона БМУ.Поле УСА ( управление следующим адресом) принимает значение E по умолчанию, что соответствует последовательному выполнению команд. Для условного перехода в него записывается значение 3. Поле П разрешает безусловный переход по адресу, записанному в АП.Поле УСЛ отвечает за выбор условия перехода.ФУ - фиксация флагов.И - инверсия условия.RLD – разрешение записи в Cч/РгА.ВБ - выбор секции, для которой анализируются условия. 0 – для БФТ, 1 - для БПТ.АП – адрес перехода.Адрес перехода размещён в отдельном поле, а не с поле CONST, так как поле CONSTможет использоваться для записи какой-либо константы и одновременно нужно организовать переход по адресу. Поэтому эти поля разделены.УСЛПереход000ПереходпопаритетуPF0 = 1001Приравенству 0Z =1010Приотрицат. знакN = 1011ПрипереполненииV = 1100ПрипереносеC = 1101ЕслименьшеN + V = 1110ЕслименьшеилиравноZ v (N + V ) = 1111Если меньше или равно без знакаC v Z = 1Таблица 5.10 - Поле УСЛ.5.1.4 Зона БИНТ.Поле БФТ БИНТИсточником данных для шины DA БФТ могут быть поле CONST из РгМк, операнд из РгЧтОП, передаваемый через мультиплексор MUXРежЧ, а также выход БПТ через DMXDYПТ.Таблица 5.11 – MUXDAФТ.MUXDAФТИсточник00CONST изРгМК01MUXРежЧ10DMXDYПТИсточником данных для шины DB БФТ может быть непосредственный операнд из РгК(8:15), СчАК( для инкремента), смещение из РГК(16:23) или РгК(16:31) и порядок из БПТ через MUXSTPor.Таблица 5.12 – MUXDBФТ.MUXDBФТИсточник000РгК(8:15)001СчАК010РгК(16:23)011РгК(16:31)100MUXSTPorВыходом БФТ могут быть шина DA БПТ через MUXDAПТ, РгАД, СчАК или РГЗпОП через MUXЗПТаблица 5.13 – DMXDYФТ.DMXDYФТНаправление00MUXDAПТ01РгАД10СчАК11MUXЗПВыходом шины DB может быть либо РгЗпОП через MUXЗП, либо разряд порядка мантиссы для стекового регистра через DMXSTPor.Таблица 5.14 – DMXDBФТ.DMUXDBФТНаправление0MUXЗП1DMXSTPorПоле БПТ БИНТИсточником данных для шины DA БПТ могут быть поле CONST из РгМк, и выход Y БПТ через DMXDYФТ.Таблица 5.15 – MUXDAПТ.MUXDAПТИсточник0CONST изРгМК1DMXDYФТВыходами шины DY БПТ могут быть входная шина DAБФТ через MUXDAФТ, разряды стека, где хранится мантисса ( через DMXSTMan) и разряды стека, где хранится знак ( через DMXSTZn)Таблица 5.16 – DMXDYПТ.DMXDYПТНаправление00MUXDAФТ01DMXSTMan10DMXSTZnВходами шины DBмогут быть либо мантисса через MUXSTManили знак через MUXSTZn.Таблица 5.17 – MUXDBПТ.MUXDBПТНаправление0MUXSTMan1MUXSTZnПоле ОП БИНТВходами мультиплексора записи MUXЗП могут быть выходы шины DB, DY,СчАК( при сохранении при прерывании) и ССП( CR0) по той же причине.Таблица 5.18 – MUXЗП.MUXЗПИсточник000DMXDBФТ001DMXDYФТ010СчАК011ССП (CR0)100EFLAGSЗапись в РгК может вестись либо напрямую из РгЧтОП, либо через РгБ. Для выбора необходимых байтов используется MUXЧ после которого и идёт запись в РгК. Иначе же ведётся запись из РгБ через соответствующие мультиплексоры.Таблица 5.19 – DMXОП.DMXОПНаправление0РгБ1MUXЧВходом записи РгК могут быть РгБ через MUXБ или РгЧтОП через MUXЧ. Выбор источника осуществляется в MUXБЧТаблица 5.20 –MUXБЧ.MUXБЧИсточник0MUXБ1MUXЧМультиплексор MUXСА выбирает, откуда будет произволиться запись в РАОП – из СчАК или РгАД.Таблица 5.21 –MUXСА.MUXСАИсточник0СчАК1РгАДТакже в поле БИНТ есть поле Рг. В нём определяется в какие из регистров возможна запись. Это регистры СчАК, РгК, РгАД, РгБ.5.1.5 Зона ОППоле используется для управления записи или считывания данных из ОП. Сигнал CSопределяет выбрана ли ОП или нет. Сигналы R/W задают соответственно чтение из ОП в РгЧтОП или запись в РгЗпОП соответственно.Также зона разрешает запись.Таблица 5.22 – Зона ОПCSR/WРежим работы ОП00нет доступа01нет доступа10ОП := РгЗпОП11РгЧтОП := ОП5.1.6 Зона CONSTЗона используется для определения константы, например для операций сравнения в условиях или для выделения битов по маске.5.2 Микропрограмма операции обработки чисел в формате с плавающей точкойМикропрограмма команды FIADD.АдресСодержание МКЗонаПолеЗначениеПримечание00Если РСМм(63)=0, то переходБПТБМУВИСТАЛУУВПРЕЗУСЛУСААП40400232РСМмРгА, РгВS+C00Без записиN=1Усл. Пер.Адрес п-да.01РСМм=LLS(РСМм, 1)РСМр=РСМр+1БФТБПТБМУВУВПАЛУВСДВБУАП16154910РСМрС0=1S+C0РСМмЛС влевоБезусл.п-дАдрес перехода02РСМр=403Eh-РСМрБФТCONSTВАЛУИСТУВП16241403EhРСМрR-S-1+C0DAC0=103РСМр=РСМр-Р1рБФТАВАЛУУВП151611Р1рРСМрS-R-1+C0C0=104СчТ=РСМрБФТБПТБИНТАВИСТРЕЗMUXDAПТDMXDYФТ1655110РСМрСчТDAРЗУС вых. ФТНа БПТ05Если N=1, то переходБМУУСЛУСААП2311N=1Усл. пер.Адрес пер.06Если РСМр>3FFFh, то переходБФТБМУCONSTВАЛУИСТРЕЗУВПУСЛИУСААП1614615131Е3FFFhРСМрS-R-1+C0DAБез записиС0=1Zv (N+V)ИнверсияУсл. пер.Адрес пер.07Если РСМр=0, то переходБФТБМУCONSTВАЛУИСТРЕЗУВПУСЛУСААП16146113130РСМрS-R-1+C0DAБез записиС0=1Z=1Усл. пер.Адрес пер.08Если РСМр>0, то переходБФТБМУCONSTВАЛУИСТРЕЗУВПУСЛИУСААП1614616130D0РСМрS-R-1+C0DAБез записиС0=1Zv (N+V)ИнверсияУсАдрес Адрес пер.09Если СчТ<>0, то переходБПТБМУCONSTВАЛУИСТРЕЗУВПУСЛИУСААП514611130В0СчТS-R-1+C0DAБез записиС0=1РавныИнверсияУсл. пер.Адрес пер.0AРСМр=Р1рБФТБМУАВБУАП1516113Р1рРСМрБезусл. пер.Адрес пер.0BРСМм=ARS(РСМм,1)БПТВСДВ40РСМмАС вправо0CСчТ=СчТ+1БПТБМУВАЛУУВПБУАП541109СчТS+C0С0=1Безусл. пер.Адрес перехода0DЕсли СчТ<>0, то переходБПТБМУCONSTВАЛУИСТРЕЗУВПУСЛИУСААП514611130F0СчТS-R-1+C0DAБез записиС0=1РавныИнверсияУсл. пер.Адрес пер.0EРСМр=РСМр+Р1рБФТБМУАВАЛУУВПБУАП151630113Р1рРСМрR+S+C00Безусл. пер.Адрес пер.0FР1м=ARS(Р1м, 1)БПТВСДВ20Р1рАС вправо10СчТ=СчТ-1БПТБМУCONSTВАЛУИСТУВПБУАП514110D1СчТS-R-1+C0DAC0=1Безусл. пер.Адрес пер.11Если РСМр<FFFFB000h, то переходБФТБМУCONSTВАЛУИСТРЕЗУСЛУСААП161465307FFFFB000hРСМрS-R-1+C0DAБез записиЕсл.меньшеУсл. пер.Адрес пер.12РСМм=РСМм+Р1мРСМр=РСМр+Р1рБФТБПТБМУАВАЛУАВАЛУУВПБУАП15163243011EР1рРСМрR+S+C0Р1рРСМмR+S+C0С0=0безусл. перАдрес пер.13Если РСМз<>Р1з, то переходБПТБМУАВАЛУУВПУСЛИУСААП131111315Р1зРСМзS-R-1+C0C0=1Z=1ИнверсияУсл. пер.Адрес пер.14РСМм=РСМм+Р1мБПТБМУАВАЛУУВПБУАП243011СР1мРСМмS+R+1C0=0Безусл.пер.Адрес пер.15Если РСМз=0, то переходБПТБМУCONSTВАЛУИСТРЕЗУВПУСЛУСААП3146113190РСМзS-R-1+C0DAБез щаписиС0=1РавныУсл. пер.Адрес пер.16Если Р1м<>РСМм, то переходБПТБМУАВАЛУУВПУСЛУСААП2411531СР1рРСМрS-R-1+C0C0=1Есл.меньшеУсл.пер.Адрес пер.17РСМз=1БПТCONSTВИСТРЕЗ3411РСМзDAРЗУ18РСМм=!РСМм+1БПТБМУВАЛУУВПБУАП45111СРСМм!S+C0C0=1Безусл.пер.Адрес.пер.19Если РСМм<Р1м, то переходБПТБМУАВАЛУУВПУСЛУСААП4211531СР1мРСМмS-R-1+C0С0=1Есл.меньшеУсл. пер.Адрес пер.1AРСМз=1БПТCONSTВИСТРЕЗ3411РСМзDAРЗУ1BРСМм=!РСМм+1БПТБМУВАЛУУВПБУАП45111СРСМм!S+C0С0=1Безусл.пер.Адрес пер.1CЕсли V=1, то переходБМУУСЛУСААП3322V=1Усл.пер.Адрес пер.1DЕсли РСМ(63)=0, то переходБМУУСЛИУСААП2131FN=1ИнверсияУсл.пер.Адрес пер.1EEND1FРСМм=ALS(РСМм, 1)РСМр=РСМр-1БФТБПТCONSTВАЛУИСТУВПВСДВ16141481РСМрS-R-1+C0DAC0=1РСМрАС влево20Если N=0, то переходБМУУСЛИУСААП2131DN=1ИнверсияУсл. пер.Адрес пер.21Вызов обработчика прерываний антипереполнения22РСМм=ARS(РСМм,1)РСМр=РСМр+1БФТБПТВАЛУУВПВСДВ164140РСМрS+C0С0=1РСМмАС вправо23Если РСМр(15)=0, топереходБМУУСЛИУСААП2131EN=1ИнверсияУсл. пер.Адрес пер.24Обработка прерываний переполнения порядкаЗаключениеВ ходе реализации данного курсового проекта приобретены навыки построения операционного и управляющего автоматов процессора ЭВМ общего назначения. Результатом схемотехнического проектирования стал разработанный тридцатидвухразрядный микропроцессор с архитектурой IA-32, построенный на базе микропроцессорных секций К1804ВС2, способный выполнять четыре команды: SUB, OR, MOVи FIDIV. Также были приобретены навыки составления текстовых конструкторских документов и выполнения чертежей в соответствии со стандартами ЕСКД.Несомненным достоинством данного курсового проекта является то, что секционированный микропроцессор былспроектированв полном объёме, а не рассматривался какой-либо его отдельный блок. Определились связи и порядок взаимодействия его компонентов.На последних стадиях проекта разработаны алгоритмы цикла работы процессора по реализации совокупности команд и выполнены схемы из технического задания.Литература1. Intel® 64 and IA-32 Architectures Software Developer’s Manual Volume 1: Basic Architecture, 470 p. 253665.pdf2. Intel® 64 and IA-32 Architectures Software Developer’s Manual Volume 2A: Instruction Set Reference, A-M, 758 p. 253666.pdf3. Intel® 64 and IA-32 Architectures Software Developer’s Manual Volume 2B: Instruction Set Reference, N-Z, 618 p. 253667.pdf4. Intel® 64 and IA-32 Architectures Software Developer’s Manual Volume 3A: System Programming Guide, Part 1, 646 p. 253668.pdf5. ГОСТ 2.105-95. Единая система конструкторской документации.Общие требования к текстовым документам.6.Хамахер К., Вранешич З.,Заки С. Организация ЭВМ. – 5-е изд.- С-Пб.: Издательская группа BHV, 2003.- 848 с. - ISBN 5-8046-0162-8.7. Assembler. Учебник для вузов. 2-е изд. / В. И. Юров — СПб.: Питер, 2003. —637 с.: ил.